레드의 노트

TLB Virtual Memory의 작동이 내 생각에는 Cache Memory의 작동방식과 거의 일치하는 것 같다. ( Direct Mapped 방식, N-way SA 방식 ) 이 방식들을 이용하기 위해서는 Page Table을 먼저 작성해야 한다. Virtual Address는 [ Virtual Page Number + Page Offset ] 으로 구성되어있다. 앞의 VP#는 tag와 index로 또 나눌 수 있고, 이를 이용해 Virtual Page Table을 작성할 수 있다. ( Virtual Address -> TLB -> Physical Address ) TLB Hit Virtual Page Table에 유효한 주소가 있다면 TLB Hit! Virtual Address를 Physical Ad..

TLB - Translation Lookaside Buffer TLB는 Virtual Memory Address를 Physical Memory Address로 전환하는 역할을 하는 장치. TLB가 필요한 이유 Virtual Memory는 Main Memory를 Storage의 Cache Memory로 사용하는 기술이다. [ CPU - Cache Memory - Main Memory ] [ CPU - Main Memory - Storage Memory ] 두 순서가 같은 관계로 구성되도록 하는 기술이 Virtual Memory이다. 64Bit CPU를 이용하는 경우, Register가 가질 수 있는 주소의 길이는 2^64 = 2^4 x 2^60 = 16EB ( 1 EB = 1,000,000 TB ) Vir..

CPU마다 Lv1 Cache를 가지고있기에, 같은 주소에 다른 데이터를 저장할 가능성이 있다. (Lv1의 같은 주소에 서로다른 데이터를 저장 -> Lv2는 Update되지 않아 서로 꼬이는 경우) : Cache Coherence Problem => MESI protocol Lv1 Cache #1, Cache #2가 참조하는 메모리주소가 같은 경우, 건드리지 않는다. Handling Writes on Cache Memory Read Miss ( 읽기에 실패 ) : 메모리에서 해당 데이터를 가져오면 해결 Write Miss ( 쓰고자하는 메모리주소가 Cache에 없는 경우 ) : ??? 아래는 HardWare가 알아서 처리해주는 문제에 해당한다. 원리를 알아두자. Write Allocated - Write ..

Cache Memory CPU에는 Level 1 Cache, Level 2 Cache, Level 3 Cache 등이 존재한다. ( 발전할수록 추가된다. 현재 L3까지 온 상태! ) Lv1 Cache는 32KB로, L1I ( Instruction 저장 ) L1D ( data 저장 ) 두 종류가 있다. CPU내에 각각 존재한다. Lv2 Cache는 256KB로, CPU내에 각각 존재한다. 범용 저장공간에 해당 Lv3 Cache는 MB단위, System에 하나 존재한다. Register와 Memory는 Compiler에 의해 오가지만, Cache와 Memory사이는 HW가 자동으로 오가기에 SW가 필요 없다. Cache의 필요성 Cache Memory는 메모리에서 레지스터로의 읽고쓰는 성능향상을 위해 둘 사..

가장 단순한 IO Interrupt 형태 : 모든 IO Device들이 OR gate로 묶여있다. IO Interrupt가 발생했다는 신호가 CPU에 들어오면, CPU는 누가 이 신호를 보냈는지 IO Device를 추적한다. 이를 통해 해당 Interrupt를 실행한다. Priority는 Status Register를 먼저 읽어 Check 한다. - 누가 보냈는지, Priority는 어떤지를 알기 위해서는 모든 IO에 접근 ... 응답시간이 길고 효율이 낮다. 더 나은 Interrupt 처리가 필요하다. INTC ( Interrupt Controller ) / PIC ( Programmable Interrupt Controller ) / APIC ( Advanced PIC ) / GIC ( Generic..

Interrupt는 CPU와 Peripheral Devices 사이의 소통이다. Interrupt: IO Device가 generate 하는 것 둘은 미세한 차이가 등장한다. Exception: CPU가 Internally generates 하는 것 둘 다 CPU에서 신호에 대해 처리한다는 공통점이 있다. Interrupt Asynchronous Signal ( HW ), Synchronous Event ( SW : System Call - SVC ( SuperViser Call ) Instruction 을 제공 ) ex) OS의 Scheduling은 time interrupt를 이용한다. IRQ : Normal Interrupt Request PC가 0x08로 이동 → Branch로 이동하여 원하는 I..

ARM은 세 가지 Instruction Set을 제공한다. ARM ISA : 32bit Instruction Thumb2 : 16bit & 32bit Instruction Thumb은 16bit Instruction으로 구성되어있고, 이를 확장하여 32bit Instruction을 덧붙여 Thumb2를 제공한다. Special Perpose의 Embedded System을 목적으로 디자인되었다. 따라서, Reduced-Cost Row-Performance를 만족시키기 위해 Low memory Set을 제공한다. Jazelle : Java ByteCode ( ByteCode 실행에 JVM이 필요없다 ) CPSR의 J,T bit을 통해 어떤 Inst Set으로 번역될 지 설정 가능하다. Compiler가 알..

Real Time Clock - RTC : 2^15Hz = 32768 Hz = 32.768 kHz = 1 Sec RTC를 2^15로 나누면 1Hz 에 1 Sec인 Clock을 만들어 1초를 Count할 수 있다. 타이머는 Task Scheduler 등의 작업에서 App에게 시간 배정으로 동시에 작업을 수행하도록 만들기 위해 사용된다. ( event Interrupt를 통해 Count한 1ms의 경과를 CPU에게 알린다. ) Private Timer Timer Load Register, Timer Count Register, Timer Control Register, Timer Status Register로 구성되어있다. - Timer Load Register 초기값에 해당하는 값. - Timer Coun..

Input Output Device에는 각각의 Register가 들어있다. 이 register에 접근하여 원하는 정보를 얻어올 수 있다. Configuration Register ( Initiate 를 담당 ), Data Register, Status Register ( IO Device의 상태를 기억 ) UART : Universal Asynchronous Receiver and Transmitter 비동기방식 -> Clock이 필요없다, Full-duplex(전이중) 방식 통신 -> 동시에 송 수신이 가능하다. Asynchronous이기 때문에 Agreement가 필요하다 ( Protocol ) : 언제 보낼지, 어떤 형식으로 보낼지, 얼마나 빠르게 보낼지 Transmitter의 Data Format..