레드의 노트

Ch. 5 Project 이 글은 insight 출판사의 [밑바닥부터 만드는 컴퓨팅 시스템 / The Elements of Computing System]이라는 책에 있는 프로젝트(과제)를 수행하는 글입니다. 해외에서는 nand2tetris라는 이름의 프로젝트로 알려져 있습니다! 동일한 내용으로 구성되어 있으니, nand2tetris를 공부할 때 참고바랍니다. Chapter 5. 컴퓨터 아키텍처 - Project Chapter 5의 프로젝트에서는 최소한의 구성으로 만든 간단한 Computer를 HDL로 작성하여 구현한 뒤, ROM에 예제 프로그램을 올려 직접 실행까지 시켜본다. HDL을 통해 구현할 컴퓨터의 대략적인 구조는 아래와 같다. 여기에서 Instruction Memory(ROM)은 주어진 Chi..

구현 추상화된 VM을 구현하는 작업은 두 가지 개념으로 나뉜다. 각 데이터구조(스택과 가상메모리 세그먼트)를 구현하여 VM환경을 에뮬레이션 하기 각 VM명령들을 대상 플랫폼에서 명령의 의미대로 수행되는 명령어들로 번역하기 이를 위해 아래의 구현 방법을 따를 것이다. VM요소와 연산들에서 Hack HW나 기계어로 이어지는 표준 매핑을 정의 이를 구현하는 SW설계 가이드라인을 제시 Hack 플랫폼에서의 표준 VM매핑 1부 VM은 플랫폼독립성이 핵심이기 때문에, VM 플랫폼의 아키텍처에 대한 조건이 없었다. 이를 이어나가 모든 HW에서 이 VM이 돌아갈 수 있게 설계를 해보자. 이는 프로그래머가 원하는대로 구현하도록 VM을 설계할 수 있다는 말이기도 하나, VM을 대상 플랫폼에 매핑하는 방법에 대한 가이드라인..

TLB - Translation Lookaside Buffer TLB는 Virtual Memory Address를 Physical Memory Address로 전환하는 역할을 하는 장치. TLB가 필요한 이유 Virtual Memory는 Main Memory를 Storage의 Cache Memory로 사용하는 기술이다. [ CPU - Cache Memory - Main Memory ] [ CPU - Main Memory - Storage Memory ] 두 순서가 같은 관계로 구성되도록 하는 기술이 Virtual Memory이다. 64Bit CPU를 이용하는 경우, Register가 가질 수 있는 주소의 길이는 2^64 = 2^4 x 2^60 = 16EB ( 1 EB = 1,000,000 TB ) Vir..

Cache Memory CPU에는 Level 1 Cache, Level 2 Cache, Level 3 Cache 등이 존재한다. ( 발전할수록 추가된다. 현재 L3까지 온 상태! ) Lv1 Cache는 32KB로, L1I ( Instruction 저장 ) L1D ( data 저장 ) 두 종류가 있다. CPU내에 각각 존재한다. Lv2 Cache는 256KB로, CPU내에 각각 존재한다. 범용 저장공간에 해당 Lv3 Cache는 MB단위, System에 하나 존재한다. Register와 Memory는 Compiler에 의해 오가지만, Cache와 Memory사이는 HW가 자동으로 오가기에 SW가 필요 없다. Cache의 필요성 Cache Memory는 메모리에서 레지스터로의 읽고쓰는 성능향상을 위해 둘 사..

가장 단순한 IO Interrupt 형태 : 모든 IO Device들이 OR gate로 묶여있다. IO Interrupt가 발생했다는 신호가 CPU에 들어오면, CPU는 누가 이 신호를 보냈는지 IO Device를 추적한다. 이를 통해 해당 Interrupt를 실행한다. Priority는 Status Register를 먼저 읽어 Check 한다. - 누가 보냈는지, Priority는 어떤지를 알기 위해서는 모든 IO에 접근 ... 응답시간이 길고 효율이 낮다. 더 나은 Interrupt 처리가 필요하다. INTC ( Interrupt Controller ) / PIC ( Programmable Interrupt Controller ) / APIC ( Advanced PIC ) / GIC ( Generic..

Interrupt는 CPU와 Peripheral Devices 사이의 소통이다. Interrupt: IO Device가 generate 하는 것 둘은 미세한 차이가 등장한다. Exception: CPU가 Internally generates 하는 것 둘 다 CPU에서 신호에 대해 처리한다는 공통점이 있다. Interrupt Asynchronous Signal ( HW ), Synchronous Event ( SW : System Call - SVC ( SuperViser Call ) Instruction 을 제공 ) ex) OS의 Scheduling은 time interrupt를 이용한다. IRQ : Normal Interrupt Request PC가 0x08로 이동 → Branch로 이동하여 원하는 I..

ARM은 세 가지 Instruction Set을 제공한다. ARM ISA : 32bit Instruction Thumb2 : 16bit & 32bit Instruction Thumb은 16bit Instruction으로 구성되어있고, 이를 확장하여 32bit Instruction을 덧붙여 Thumb2를 제공한다. Special Perpose의 Embedded System을 목적으로 디자인되었다. 따라서, Reduced-Cost Row-Performance를 만족시키기 위해 Low memory Set을 제공한다. Jazelle : Java ByteCode ( ByteCode 실행에 JVM이 필요없다 ) CPSR의 J,T bit을 통해 어떤 Inst Set으로 번역될 지 설정 가능하다. Compiler가 알..

Real Time Clock - RTC : 2^15Hz = 32768 Hz = 32.768 kHz = 1 Sec RTC를 2^15로 나누면 1Hz 에 1 Sec인 Clock을 만들어 1초를 Count할 수 있다. 타이머는 Task Scheduler 등의 작업에서 App에게 시간 배정으로 동시에 작업을 수행하도록 만들기 위해 사용된다. ( event Interrupt를 통해 Count한 1ms의 경과를 CPU에게 알린다. ) Private Timer Timer Load Register, Timer Count Register, Timer Control Register, Timer Status Register로 구성되어있다. - Timer Load Register 초기값에 해당하는 값. - Timer Coun..

Input Output Device에는 각각의 Register가 들어있다. 이 register에 접근하여 원하는 정보를 얻어올 수 있다. Configuration Register ( Initiate 를 담당 ), Data Register, Status Register ( IO Device의 상태를 기억 ) UART : Universal Asynchronous Receiver and Transmitter 비동기방식 -> Clock이 필요없다, Full-duplex(전이중) 방식 통신 -> 동시에 송 수신이 가능하다. Asynchronous이기 때문에 Agreement가 필요하다 ( Protocol ) : 언제 보낼지, 어떤 형식으로 보낼지, 얼마나 빠르게 보낼지 Transmitter의 Data Format..

처리장치 등에서 입출력장치의 데이터에 접근하기 위해서 사용하는 방법. 입출력장치 내에 있는 레지스터를 특정 메모리 공간에 할당하여, 사용할 때 마다 그 공간을 참조하여 값을 이용할 수 있다. 할당받는 메모리 공간의 크기는 레지스터의 개수에 따라 달라진다. 메모리 주소가 32bit ( 4 byte )이고, 메모리 맵이 같은 크기의 4개의 구역으로 나누어져 있다고 생각해보면, 맨 앞 2개의 bit는 00, 01, 10, 11로 어느 구역으로 갈 지 결정하는 역할을 수행하게 된다. 이 두 bit을 처리하는 회로가 Address Decoder 이고, decoder에 의해 해당 메모리의 chip select가 활성화 (1) 가 되며 해당 구역에서 남은 30개의 bit으로 구성된 주소로 원하는 데이터를 찾아갈 수 ..